Additionneur

Information Numérique

Projet n°2 : Additionneurs

I – Introduction

        L’additionneur à propagation de retenue se forme d’abord d’un demi-additionneur, c’est-à-dire qu’on aura en entrée 2 opérandes A et B, allant respectivement de an-1 à a0 et bn-1 à b0, et qui sont composé de n chiffres, quel que soit la base. Les deux opérandes commencent par les poids faible (a0 et b0) et on produit, avec leur addition, deux sorties : la Somme S0 et la Retenue R0. Ensuite il y a l’additionneur complet, qui lui a 3 entrées : les 2 chiffres du poids correspondant de chacun des 2 opérandes (ai et bi) et la retenue sortante Ri-1, obtenu à partir du calcul de poids inférieur. Cette dernière devient ainsi la retenue entrante du poids correspondant (ri = Ri-1).

        Ce principe étant à la base des unités de calcul dans l’unité arithmétique et logique (UAL) des microprocesseurs, on se propose de réaliser des additionneurs binaires de 4 bits par deux méthodes :         1. Par propagation de la retenue

        2. Par anticipation du calcul de la retenue

Voici un exemple de propagation de retenue :

Retenues :                  1 0111 1000

Opérande A :                 1011 1101

Opérande B :        +       1011 0100

                                      ----------------

Somme Totale      =   1 0111 0001

Préparation 1 :

• La retenue entrante de poids 0 est : 0
• La retenue sortante de poids 0 est : a0 . b0
• Le nombre de chiffre du résultat est : n+1, aven n = la taille de A et B
• Le déplacement de la retenue se fait vers le bit de poids fort

II – Réalisation

1. Additionneur à propagation de retenue

        Cette réalisation commence par le fonctionnement d’un demi-additionneur, dont voici la table de vérité et le schéma logique :

Préparation 2 :

     R = f(a, b) = a . b = a + b[pic 1][pic 2][pic 3][pic 4]

     S = f (a, b) = a . b + a . b[pic 5][pic 6]

                  = a . b + a . b[pic 7][pic 8][pic 9][pic 10]

                  = a + b + R[pic 11]

Voici le sous circuit du semi additionneur de 2 opérandes binaires A et B de chacun 1 bit ;

[pic 12]

[pic 13]

        D’après la simulation effectuée pour ce demi-additionneur, les résultats obtenus sur l’analyseur logique sont conformes à la table de vérité établit au préalable. De plus, le sous circuit étant simple de réalisation, nous n’avons rencontré aucun problème.

Après le demi-additionneur, viens l’additionneur complet :

 Préparation 3 :

[pic 14]

[pic 15]

[pic 16]

        D’après l’étude théorique (préparation 3), on a montré qu’un AC se forme de deux DA + d’une porte INV et NOR. On a donc, à partir de là, réaliser un sous circuit d’un AC en se servant de la réalisation du DA fait juste avant. Ainsi, on obtient les chronogrammes ci-dessus correspondant à la table de vérité établit dans la partie théorique.

        On souhaite maintenant réaliser un additionneur de 2 nombres de 4 bits à propagation de retenue, dont la structure est répétitive. En effet, l’addition de 2 nombres de n éléments binaires nécessite un DA pour le calcul de poids 0 et n-1 AC pour les poids supérieurs.

[pic 17][pic 18]

[pic 19][pic 20][pic 21][pic 22]

[pic 23]

        Pour cette simulation, nous avons effectué plusieurs tests, dont un juste ci-dessus, qui étaient tous corrects.

Additionneur de 2 nombre de 8 bits à propagation de retenue

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